Com relação à linguagem VHDL, julgue o próximo item.

O código abaixo descreve corretamente o funcionamento de um contador de 6 bits com reset síncrono no padrão VHDL93.

entity contador is
port (clk, reset : in bit;
data : out integer range 0 to 63 );
end entity contador;
architecture rtl of contador is
begin
conta : process (clk) is
begin
if rising_edge(clk) then
if reset = '1' then
data <= 0;
else
data <= data + 1;
end if;
end if;
end process conta;
end architecture rtl;