Com relação à linguagem VHDL, julgue o próximo item.

Um delta cycle em VHDL é um ciclo infinitesimal utilizado para auxiliar na simulação, quando atribuições não especificam um atraso, ou seja, o tempo de simulação não avança. Nesse contexto, o trecho de código abaixo pode levar até 3 delta cycles para atualizar as saídas.

entity full_adder is
port ( x, y, vem: in bit;
s, vai: out bit);
end full_adder;
architecture dataflow of full_adder is
signal a, b, c : bit;
begin
s <= x xor y xor vem;
a <= x and y;
b <= x and vem;
c <= y and vem;
d <= a or b;
vai <= c or d;
end arch;