Considere um sistema computacional que utiliza uma arquitetura de processador com um pipeline de 5 estágios (Busca da Instrução, Acesso aos Registradores, ULA, Acesso à memória e escrita do resultado). Esse sistema não possui nenhum tipo de antecipação de dados para lidar com possíveis conflitos no pipeline e as operações de leitura e escrita no banco de registradores ocupam um ciclo completo de máquina. As instruções dessa arquitetura possuem 3 operandos, sendo o primeiro de destino, e os demais fontes. Considerando a execução das instruções abaixo, quais registradores serão acessados para escrita e leitura durante o nono ciclo?

Assinale a alternativa que responde CORRETAMENTE à questão acima.