Em sistemas digitais, é comum observar atrasos de pulsos que entram e saem das portas lógicas. Em algumas situações, o atraso pode ser desejável e necessário. O circuito a seguir representa um modelo de circuito de atraso para a porta lógica tipo “OU”.
Para analisar e solucionar a questão, considere:
I - A porta lógica opera com nível lógico 0, quando ambas entradas operam com tensão menor que 1,5 V. Opera com nível lógico 1 para uma das entradas com tensão maior ou igual a 4 V.
II - A fonte V1 possui um trem de pulso retangular de 20 ms de período, uma razão cíclica de 0,5 e tensão máxima de 5 V.
Assinale o valor da capacitância C1 para que o pulso de saída da porta OU seja atrasado em relação ao pulso de entrada em 1 ms.
