58446
Ano: 2009
Disciplina: TI - Organização e Arquitetura dos Computadores
Banca: CESGRANRIO
Orgão: DECEA
Disciplina: TI - Organização e Arquitetura dos Computadores
Banca: CESGRANRIO
Orgão: DECEA
| entity BUFFER is port (A,G: in std_logic; Y: out std_logic ); end BUFFER; architecture comportamento of BUFFER is begin process(A,G) begin if (G = ‘0’) then Y <= A; else Y <= ‘Z’; end if; end process; end comportamento; |
Seja o código acima em VHDL. A arquitetura implementada refere-se a um buffer com saídas em
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