A figura acima apresenta um circuito e o gráfico do sinal Vin submetido em sua entrada. Cada inversor somente identifica o nível lógico 1 quando a tensão em seu terminal de entrada alcança +4V e, nível lógico 0, quando a tensão for inferior a +1V. Considere desprezíveis os retardos provocados pelos inversores e as correntes drenadas em seus terminais de entrada. O retardo do sinal de saída Vout, em ms, quando comparado a Vin , deverá, aproximadamente, ser:
