O código Verilog, a seguir, implementa um circuito digital utilizando uma modelagem
module Add-full (sum, c_out, a, b, c_in);
input [15:0] a,b;
input c_in;
output [15:0] sum;
output c_out;
input [15:0] a,b;
input c_in;
output [15:0] sum;
output c_out;
assign {c_out, sum} = a + b + c_in;
endmodule
endmodule
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