Dado o seguinte pedaço de código em SystemVerilog.
...
rand logic [15:0] x,y,z;
constraint todos_os_valores {
x < z;
y == x;
z < 500;
y > 490;
}
rand logic [15:0] x,y,z;
constraint todos_os_valores {
x < z;
y == x;
z < 500;
y > 490;
}
Quantas soluções diferentes o resolvedor de restrições do simulador irá gerar?
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