O código Verilog,a seguir, implementa um circuito digital utilizando uma modelagem
module Add_half(sum, c_out, a, b);
input a, b;
output sum, c_out;
wire c_out_bar;
input a, b;
output sum, c_out;
wire c_out_bar;
xor (sum, a, b);
nand (c_out_bar, a, b);
not (c_out, c_out_bar);
endmodule
nand (c_out_bar, a, b);
not (c_out, c_out_bar);
endmodule
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