Observe a figura abaixo.
No circuito acima, que possui componentes ideais, considere que as saídas Q1 e Q0 dos Flip-Flops estão em zero lógico antes de ser aplicado o sinal de relógio (CLK). As entradas Set e Reset são ativadas por nível lógico 1. Após o início da aplicação do relógio, quais valores assumem as saídas Q1 e Q0, respectivamente, a cada pulso de relógio?
