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Respondida
2504845
Ano:
2015
Disciplina:
Engenharia Eletrônica
Banca:
DIRENS Aeronáutica
Orgão:
EEAr
Provas:
EAGS - Eletrônica
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Latches e flip-Flop´s
Todas as entradas J e K dos
Flip Flops
abaixo estão em nível lógico alto.
Com base em seus conhecimentos e no circuito abaixo, onde Q
D
é o MSB, pode-se afirmar que
A
após o sexto pulso de
clock
no
Flip Flop
A, o circuito apresentará o estado 0101.
B
se o
Flip Flop
C danificar-se, o contador poderá apresentar oito estados distintos (de 000 a 111).
C
a saída Q
D
comuta sempre que a saída Q
C
varia de nível lógico zero para nível lógico um.
D
o circuito é um contador de módulo 16, ativado por borda de descida cujo estado inicial não é possível afirmar.
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