Um processador superescalar com pipeline de 5 estágios executa instruções fora de ordem (out-of-order execution). Durante a execução, uma instrução de divisão (latência de 20 ciclos) é seguida por três instruções de soma que não dependem do resultado da divisão.
Considerando que o processador possui unidades funcionais separadas para divisão e soma, e um buffer de reordenação (ROB), o comportamento esperado do pipeline é que