Considere o trecho de código em Verilog a seguir:
always @(*) begin
if (en)
y = a;
else if (sel)
y = b; end
A inferência de hardware mais adequada para a descrição acima é:
Considere o trecho de código em Verilog a seguir:
always @(*) begin
if (en)
y = a;
else if (sel)
y = b; end
A inferência de hardware mais adequada para a descrição acima é:
