No circuito acima, com componentes ideais, considere que as saídas Q1 e Q2 dos Flip-Flops FF1 e FF2 estão em valor lógico zero (0 lógico) antes de ser aplicado o sinal de relógio “CLK”. Após o início da aplicação do relógio, os sinais SET e CLEAR permanecem com valor lógico um (1 lógico). As saídas Q1, Q2, D1 e D2 assumem, respectivamente, os seguintes valores a cada pulso de relógio: