Questão 2489613

2489613 Ano: 2014
Disciplina: Engenharia Eletrônica
Banca: UFLA
Orgão: UFLA

Provas:

Se o período de um sinal de clock é de 100 ms e seu duty cycle (ciclo de trabalho) é de 75%, o sinal fica em nível lógico ativo por:

Questão presente nas seguintes provas

Acesse sua Conta