Analise o trecho do código escrito em VHDL.
Process (Clk,r) Begin
If (r = ‘0’) then Q1 <= ‘0’;
Elsif (Clk’event and Clk=’1’) then Q1 <= D1;
End if;
End process;
a alternativa CORRETA que mostra o circuito descrito pelo código é:
Process (Clk,r) Begin
If (r = ‘0’) then Q1 <= ‘0’;
Elsif (Clk’event and Clk=’1’) then Q1 <= D1;
End if;
End process;
a alternativa CORRETA que mostra o circuito descrito pelo código é:
