A respeito das saídas X e Y do circuito lógico representado na figura acima, é correto afirmar que, se o estado presente dos flipflops for
X = 1 e Y = 0, após um ciclo completo do sinal de clock, o estado será X = 1 e Y = 1.
A respeito das saídas X e Y do circuito lógico representado na figura acima, é correto afirmar que, se o estado presente dos flipflops for
X = 1 e Y = 0, após um ciclo completo do sinal de clock, o estado será X = 1 e Y = 1.
