Se a empresa concedesse abatimento sobre vendas no valor de R$ 8.000, o lucro bruto apurado seria reduzido para R$ 55.400.

É correto afirmar, com base nos dados apresentados, que o valor do estoque final de mercadorias para revenda é igual a R$ 4.980.

Na situação apresentada na tabela, após a incorporação do resultado apurado e respectiva elaboração da demonstração de lucros ou prejuízos acumulados, o saldo final da conta resultados acumulados será igual a R$ 30.970, devedor. Desse modo, ao se elaborar o balanço patrimonial, a conta que evidencia os resultados acumulados deve ser denominada prejuízos acumulados.

passivo circulante decorrente de aumento de despesas diversas mensais.

A mensagem binária 10100111, representada pelos níveis de sinal mostrados na figura A acima, será transmitida. Para essa finalidade, são projetados circuitos digitais para separar os bits em grupos de dois, na medida em que eles chegam em série do computador, sendo alocado, para cada par, um entre quatro níveis de tensão possíveis. Assim, aos pares binários (00), (01), (10) e (11) são atribuídas as tensões 0 V, 1 V, 2 V e 3 V, respectivamente. Dessa forma, para enviar a mensagem binária 10100111, o sistema quaternário desenvolvido deve transmitir 2 V, 2 V, 1 V e 3 V, conforme ilustrado na figura B acima. Com base nessas informações, julgue o item seguinte.

A taxa de relógio (clock) do computador necessária para transmissão binária é a metade da taxa de relógio do computador para transmissão quaternária.

A mensagem binária 10100111, representada pelos níveis de sinal mostrados na figura A acima, será transmitida. Para essa finalidade, são projetados circuitos digitais para separar os bits em grupos de dois, na medida em que eles chegam em série do computador, sendo alocado, para cada par, um entre quatro níveis de tensão possíveis. Assim, aos pares binários (00), (01), (10) e (11) são atribuídas as tensões 0 V, 1 V, 2 V e 3 V, respectivamente. Dessa forma, para enviar a mensagem binária 10100111, o sistema quaternário desenvolvido deve transmitir 2 V, 2 V, 1 V e 3 V, conforme ilustrado na figura B acima. Com base nessas informações, julgue o item seguinte.

A taxa de transferência e a taxa de baud da transmissão quaternária correspondem, respectivamente, ao dobro da taxa de transferência e ao dobro da taxa de baud da transmissão binária.

Medidas realizadas na saída de um receptor de dados binários foram utilizadas para gerar a curva linear, que mostra como varia a probabilidade de erro (P_er) versus a relação sinal ruído (SNR). Com base na análise da curva linear representada na figura acima, julgue o item subsequente.

Para um sinal com pico de tensão de 100 mV (sem ruído) recebido, o valor root mean square (RMS) máximo do ruído, correspondente a uma probabilidade de erro de 10^–8 erros/bit, considerando 10^0,65 = 4,467, será inferior a 25 mV RMS.

Medidas realizadas na saída de um receptor de dados binários foram utilizadas para gerar a curva linear, que mostra como varia a probabilidade de erro (P_er) versus a relação sinal ruído (SNR). Com base na análise da curva linear representada na figura acima, julgue o item subsequente.

Considerando uma relação SNR de 12 dB, o número de erros esperados em uma mensagem de 100 Mbits será superior a 100.

Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e₁ a e₇. Os bits adicionais, disponíveis nos terminais P_i e P_o, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.

Para uma verificação válida (verdadeira), a fim de que o circuito funcione como um verificador de paridade ímpar, o bit correspondente ao terminal P_o deverá ser 0.

Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e₁ a e₇. Os bits adicionais, disponíveis nos terminais P_i e P_o, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.

Para que o circuito funcione como gerador de paridade, o terminal P_i deve ser ligado ao terra do circuito, para geração de paridade ímpar, ou à fonte de alimentação do circuito, para geração de paridade par.