Dentre as características abaixo, assinale a alternativa que NÃO se relaciona com um microscópio eletrônico de varredura.

Considere um circuito constituído por uma fonte de tensão variável V_i com resistência interna R_S de 80 Ω conectada em paralelo a uma carga R_L de 220 Ω e a um diodo zener paralelos entre si e com potência nominal máxima P_Zmáx de 400 mW. A faixa de tensão que manterá 8 V de tensão sobre a carga e não excederá a P_Zmáx do diodo zener é de

Qual alternativa que está errada no que tange às linguagens de programação consideradas na IEC61131-3?

O código Verilog, a seguir, implementa um circuito digital utilizando uma modelagem

module d_type_FF(q, clock, data);
output q;
reg q;
input clock, data;
always
@(negedge clock) q = #10 data;
endmodule

O código Verilog, a seguir, implementa um circuito digital utilizando uma modelagem

module Add-full (sum, c_out, a, b, c_in);
input [15:0] a,b;
input c_in;
output [15:0] sum;
output c_out;

assign {c_out, sum} = a + b + c_in;
endmodule

Um transistor MOS (Metal-Óxido-Semicondutor) de canal “n” foi fabricado com comprimento mínimo da porta de 2 μm. Além disso, a transcondutância do processo k’_n é igual a 10 μA/V² e a tensão de limiar é igual a 0,5 V. Sabe-se que o transistor opera na região de triodo com tensão de dreno para fonte muito pequena e com a tensão de porta para fonte de +5,5 V. Considerando que se deseja assegurar que a mínima resistência disponível seja de 1 kΩ, a largura do transistor deve ser aproximadamente igual a:

Deseja-se utilizar um capacitor a partir de tecnologia MOS (Metal-Óxido-Semicondutor), utilizando a metalização da porta e o substrato como os eletrodos do capacitor. Suponha que se pretenda fabricar um capacitor quadrado com 9,8 pF, com espessura da camada de óxido igual a 5 nm. As dimensões máximas do capacitor serão:

(considere que a permissividade do vácuo seja igual a 8,85 x 10^-12 F/m e que a permissividade do óxido seja igual a 22,125 vezes a permissividade do vácuo)

Durante o desenvolvimento de um circuito integrado existem diversas etapas que são executadas, que potencialmente podem introduzir inconsistências lógicas. Neste contexto, a checagem de equivalência lógica:

1 - Emprega um processo de simulação exaustiva para detectar os possíveis erros lógicos e os compara com o sistema
descrito em HDL.

2 - Só pode ser utilizada na etapa de síntese lógica.

3 - Só é empregada em sistemas lógicos regulares como data path.

4 - Pode ser empregada da etapa de síntese lógica até a verificação física (leiaute extraído).

Estão corretas as afirmativas:

Dado o seguinte código em System Verilog:

bit [3:0] v;
event m,n;

initial v = 0;

initial begin
#0 v = 1;
-> m; @n;
#10 v = 2;
end

initial begin
#0 v = 3;
-> n; @m;
#10 v = 4;
end

initial #1000 $display("v = %d",v);

Qual o valor de “v” impresso pelo programa?